컨베이어 벨트 방식의 전자 이동으로 큐비트 성능 향상

연구진은 Langrock et al.에 의해 이전에 버킷 브리게이드(bucket-brigade) 셔틀링보다 우수하다고 확인된 방법을 채택하여 실리콘 기반 큐비트의 전자 수송을 개선하고 있습니다. 현재의 실리콘 큐비트 설계는 주로 선형, 이선형 또는 삼선형 구성으로 제한되어 있어 확장성과 연결성에 어려움을 겪고 있습니다.

이러한 발전은 큐비트 간의 더 먼 거리 연결을 가능하게 하는 것을 목표로 하며, 이는 저밀도 패리티 검사(low-density parity-check) 코드와 같은 고급 오류 수정 방식을 지원하고 결함 허용 양자 계산을 위한 표면 코드 접근 방식을 넘어설 수 있는 단계입니다. De Smet et al.의 최근 실험 연구에 따르면 컨베이어 벨트 모드를 사용하여 10μm 이상의 거리에서 전자를 200 ns 이내에 99.5%의 피델리티로 성공적으로 전하 및 스핀 셔틀링을 수행했음을 이미 입증했습니다.

실리콘 스핀 큐비트, 확장 가능한 아키텍처 구현

Langrock et al.의 분석에 따르면, 이 입증된 방법을 통해 이동하는 전자는 양자 정보를 전달할 때 더 나은 성능을 발휘하여 전자 수송 효율성에서 명확한 차별점을 확립했습니다. 이 방법은 실리콘 칩 주변으로 전자를 물리적으로 이동시켜 큐비트 간의 연결성을 향상시키고, 주로 선형, 이선형 또는 삼선형 구성으로 제한된 현재 장치 레이아웃의 주요 한계를 해결합니다.

현재 실리콘 기반 큐비트 설계는 결맞음(coherence)을 유지하면서 장거리 큐비트 연결을 구축하는 데 어려움을 겪고 있습니다. 이 연구는 Si/SiGe 설계와 비교하여 독특한 복잡성을 가진 SiMOS 장치로 알려진 Si/SiO₂ 장치에서의 전자 셔틀링을 모델링함으로써 이 문제를 해결합니다. 전자를 격리하기 위해 게르마늄 합금 버퍼 층을 사용하는 Si/SiGe 장치와 달리, SiMOS 장치는 전자를 이산화규소 계면에 직접 가두어 결함으로부터의 정전기 차폐를 감소시킵니다. 이러한 구속은 스핀 및 밸리 자유도에 영향을 미치며, 특히 실제 장치의 무질서를 고려할 때 셔틀링 중 양자 정보 전송 피델리티를 평가하기 위한 포괄적인 모델링 프레임워크가 필요합니다.

계면 거칠기는 스핀 및 밸리 물리학에 큰 영향을 미치므로, 연구진은 셔틀링 중 스핀 탈위상화(spin dephasing)를 설명하기 위해 궤도 및 밸리 의존 g-인자를 모델에 포함했습니다. 셔틀링 후 들뜬 밸리 상태의 점유는 파울리 스핀 차단(PSB) 판독을 통한 스핀 판독에 어려움을 주며, 이 프레임워크는 이 현상을 해결하는 것을 목표로 합니다. 모델링 프레임워크의 적응성은 더 큰 힐베르트(Hilbert) 공간으로 확장 가능하며, 포논 매개 이완을 캡처하는 린블라드(Linblad) 처리를 포함하여 양자 정보 전송 피델리티에 대한 상세한 평가를 가능하게 합니다.